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11298円

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[ セット内容 ]
ドレス
「サイズ指定」オプション料金:別途2890円。
※サイズ指定の場合、ご注文時、備考欄に「性別、身長、バスト、ウエスト」ご記入願います。
※サイズ指定の場合、必ずオプションの【付ける】も選択願います。
※ご注意:ストーン飾りは手作業にて貼り付けているため、粘着性によって落ちる可能性がございます。予めご了承くださいませ
「記載のないアクセサリー、小物等は付属しません」

[ カラー ]
ブルー

[ 素材 ]
ポリエステル/紗など

[ サイズ ](cm)
S/M/L/XL/2XL

※ご注意:詳しいサイズや注意点については、【商品情報・詳細】を必ずご確認ください。

[ 送料 ]
1点 1000円
2点目から1点毎に 300 円加算
(九州・沖縄・北海道・離島は除く)

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梱包はビニールで包んだ上に段ボールに入ってとどきました。非常に丁寧な梱包だなと感じました。
連絡や発送、とてもスムーズで、美しくて満足な商品が届きました。
対応・梱包共に、とても良かった。またの機会が有りましたら宜しくお願い致します。
梱包もしっかりされていました!ありがとうございました

2022.05.10

IC真贋判定装置の設計 その2

昨日考えた「IC真贋判定装置」の基板は、ICのピン128本あたり1枚の基板に768個のアナログスイッチを乗せるという力技で、エレガントさがありませんでした。

一晩考えて、次の図のような構造を思いつきました。

これなら最大1024ピンまで対応できそうです。

 

まず、下の図のような基板を作ります。これは16本分のテスト信号を作る基板で、アナログスイッチ96個と、その制御用のCPLDが乗っています。これを「信号基板」と呼ぶことにします。

この基板の端にはライトアングルのコネクタが出ていて、中継基板というのを作って、「信号基板」を何枚も挿せるようにしておきます。

この中継基板で四方から囲むようにして、最大64枚の信号基板からの信号を修正して1024pinにVCCやGND、H/Lといった信号を与えるわけです。

上から見ると、こうなります。

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ちょっと無駄なスペースが多い感じなので、縦横に並べる基板の数は調整したほうがよさそうですね。

ちなみに、最大64個のCPLDと検査対象用のFPGAはすべてJTAGチェーンでつながっています。バウンダリスキャンを使ってピンだけ操作して相互接続を検査するわけです。もし、動いたら史上最長のJTAGチェーンではないでしょうか。

3D CADが欲しくなってきました。freeの3D CADで良いのないでしょうか?

 

それから、QFP144ピン検査用のICソケットが届きました。

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YAMAICHIと書いてあることからもわかるようにこのソケットは山一電機、つまり日本製なのですが、悲しいことにディスコンになっているので中国から流通在庫を取り寄せました。

昨日のソケットとは違いシリンダになっているのではなく、1本1本のピンが金属ばね構造になっています。

裏のピンは素直なピンでした。

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中国発祥の武漢肺炎のせいで半導体不足が起きたのに、肝心の半導体も検査装置の部品も中国の流通在庫を頼らざるを得ないというのは何かが間違っています。

 

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2022.05.09

IC真贋判定装置の設計を始めます

IC真贋判定装置の設計を始めました。

まずは任意のピンに電源とかGNDとかを与えられるような回路を考えています。

添付の図の基板は768個のアナログスイッチで128pinをコントロールする基板で、20cm角くらいのサイズになります。

TQFP144~240まではこの基板を2枚重ね、BGA324はこの基板を3枚重ねることになります。かなりの力技なので基板の回路図を描くだけでも大変です。

それから、QFP240用のICソケットが届きました。

悲しいことに、このソケットも中国製なのです。

レバーがごつい。

このレバーをくるっと回して黒い所を押すと開きます。

思っていたよりずっと精密で、白い台座の部分はセラミックスっぽい材質で、細い穴が開いています。

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この穴には直径0.2mmくらいのスプリング入りのプローブがはまっています。

プローブは可動式になっていて、裏返すと全部引っ込んでしまいます。表にすると全部引っ込んでしまいます。

ソケットを基板に乗せるとプローブが上側に0.1mmくらい飛び出して、検査対象のICに接触するという仕組みなんだろうと思います。

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2022.05.08

Spartan-7基板の改版その2

USBのMini-BコネクタをType-Cにしました。

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同じ面積で移行できたので、右側にあるICを押しのけることがなく、想定以上にうまくいきました。

それから、DDR3メモリ用の終端(VTT)電源なのですが、今まではTPS51206というのを使っていましたが、TIの電源ICは総じて入手性が悪いです。今だと1年以上待たないと入ってこないので代替品を探していました。

いろいろ探したところ、NCP51190というDDR用のSINK可能な電源ICを利用することにします。TPS51206と同じサイズで2mm×2mmと小さいためです。

NCP51190がすでにディスコンなのですが、Rochesterでも再生産しており、TPS51206より入手性が良いというおかしなことになっています。

ひとまず配線が終わった基板の図です。

表面

裏面

 

これを、他の基板と一緒にどこかのタイミングで出図したいと思います。

 

 

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2022.05.07

Spartan-7基板の改修開始

今年の5~7月はいろいろ基板を作る予定なのですが、しばらく基板設計をしておらず勘が鈍ってきたので、まずは特電Spartan-7基板の改修からはじめます。

今回の改修の目的は、

  • MIPI CSI RXコアが使えるようにする
  • 入手できなくなった部品を代替品にする
  • USBのコネクタをType-Cにする

です。

XILINXのMIPI CSIコアはHS系の信号だけではなくLP系の信号もすべてつないでおかないと動作しないうえに、P/Nの入れ替えはできないし、CLKはMRCCかSRCCにつないでおかないといけないなどの制約があります。現状のSpartan-7基板はこの制約を無視して作ってしまったため、MIPI CSIコアが使えませんでしたので、改版で修正します。

といっても、下のような配線の部分の配線を入れ替えた後、さらに4本の配線を追加しなければならないので容易ではありません。

 

それでも鈍った感覚をフル回転させて配線をひきました。

 

BGAの奥のほうに4個のViaを追加するため、かなり広い範囲の配線をおしのけて再設計する形になりましたが、なんとかMIPI CSI用の12本の配線+4本の追加信号

  • CK_HS_P/CK_HS_N
  • D0_HS_P/D0_HS_N
  • D1_HS_P/D1_HS_N
  • CK_LP_P/CK_LP_N
  • D0_LP_P/D0_LP_N
  • D1_LP_P/D1_LP_N
  • SCL,SDA
  • GPIO,CLK

を通すことができました。こうしてみると、MIPI-CSIの配線は16本もあるので、決して省配線ではありませんね。

 

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2022.05.06

流通在庫に手を出してみた

Win Sourceという中国系の流通在庫商社があります。

現在、FPGAはDigikey、AVNET、Arrow、Mouserなど正規流通業者では全然手に入らないのですが、なぜかWinSourceには豊富にあります。

結構まめに連絡をくれる商社さんで、発送の時だけでなく、到着後にも2度3度と「いかがでしたでしょうか。何なりとお申し付けください」的なメールが来ます。

MAX2のEPM1270T144C5Nの在庫があったので注文してみたところ、2~3日後に発送、その後3日くらいで到着しました。

中をあけると、部品のほかにスクラッチカードとかステッカーとかが入っていました。

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これが購入したMAX2の写真です。

このICが本物か偽物かはわかりませんが、こういう流通在庫を調べるための簡易半導体テスタを作るのが目的なのです。

 

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2022.05.02

CICフィルタ、SINCフィルタ、移動平均フィルタ

開発中のディジタルロックインアンプの精度がμV、mdegに達しないのは、位相検波後のLPFに問題があるのではないかと考えました。今は入力信号の周期ごとに積分して一周期分の平均値を求めているのですが、この処理が間違っている可能性があります。

市販のディジタルロックインを調べてみると、1/(1+sRC)型のLPFフィルタを多段重ねたりsincフィルタを挿入したりしているので、sincフィルタについて勉強しなおしています。

勉強しているとsincとか移動平均とかCICとか出てくるのですが、結論を言えば、sincフィルタ、移動平均フィルタ、CICフィルタはすべて同じものでした。今日はこれらのフィルタを解説します。

 

sinc,CIC,移動平均の中で一番良く知られた用語は移動平均です。例えば5つ前までのデータを全部足し合わせるといった演算を行うので株価のチャートなどでもよく出てきますが、式で書くと以下のようになります。

y5=x5+x4+x3+x2+x1

この計算をするには加算を4回しなければいけないので、次のステップとの差を取ると、

次のステップでは

y6=x6+x5+x4+x3+x2

となるので、

y6-y5=x6-x1となり、変形すると、y6=x6-x1+y5 となります。

一般的には、y5 =yn-1 + xn - xn-M

となります。

これを図にすると、

となります。

出力を足し合わせつつ、M個前のデータを減算するという処理となりますが、引き算を先にやっても足し算を先にやっても同じなので、以下のように変形します。

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ここでM個前のデータを減算するという処理を行うには長さMのFIFOを用意しなければなりません。Mが非常に大きい場合、FPGAで大きなFIFOを用意するのはコストがかかります。

移動平均の計算を行うと出力はなめらかになって高い周波数成分が抑圧されます。M回に一回だけデータを取り出すとエイリアシングが出ますが、移動平均はfs/Mにノッチを持つLPFなのでfs/Mの成分は消えてくれます。

この処理をデシメーションと言います。デシメーションを行うとFIFOの長さは1で良くなります。

これが1段のCICフィルタで、特性はH(z)=(1-z-M)/(1-Z-1)となります。z=exp(-i2πf)を代入して計算するとsin(Mω)/ωの形になります。

sin x/xをsinc関数というので、sincフィルタと呼ばれます。

※ここでは周波数特性がsinc関数の形になるフィルタをsincフィルタと呼んでいますが、世の中には周波数特性を理想的なLPFである断崖絶壁の ̄|_にしたい場合に時間軸でsinc関数の計数を掛ける「sincフィルタ」もあり、どちらもsincフィルタと呼ぶので注意が必要です。

 

デシメーションを行うのは、移動平均を計算するための長いFIFOを作らなくて済むからというのと移動平均して高い周波数成分は入っていないのだからデータ量を減らしても問題ないし計算コストを減らしたいというためです。FPGAの場合は前者の理由がより効いてきますし、DSPやマイコンの場合は後者の理由がより効いてきます。なお、デシメーションを行わないとyn=xnとなって、入力がそのまま出力に出てきてしまってLPFになりません。

CIC1段では切れが悪いので、通常は3段とか5段とか重ねます。

これで高周波数成分が良く抑圧されますが、最大のメリットは入力信号に含まれる周期Mの成分を完全に除去できることと、データレートを割り算掛け算して任意のレートに変換できることです。

 

CICフィルタはCascaded Integrator Combフィルタの略で上記の構造を指します。移動平均フィルタをCICフィルタの回路で実現して特性がsincフィルタになるというわけなので、どれも一緒です。

 

足し算は積分を表すのので、最大値が入力され続けると結果は1段でt^2になり、2段でt^3になり、3段でt^3になります。演算結果は時間とともに非常に早く増大しますが、その後の微分回路が同じ段数だけあれば、tの次元に戻ります。2の補数表現で数値を表していればオーバーフローは気にしなくても構いません。なぜならば引き算するからです。

ただし、足し算引き算をするための変数は十分なビット幅が必要で、デシメーション比MのフィルタをN回通すと、値がM^Nになることを許容するだけのビット幅が必要になります。

例えば、デシメーション比が1000で3段のCICだとすると、入力値は最大で10^9になるのでlog2(10^9)≒30bit分のビット幅が追加で必要になります。もともとの入力ビット幅が16bitならば46bitの桁数が必要です。C言語でやるならlong long型で計算すれば問題ありませんね。

なお、計算結果はM^Nで割ってやる必要があります。

 

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2022.05.01

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昨日の数値計算では、FPGAロックインアンプの精度はSIN/COSの精度のビット数と、信号の精度のビット数によって決まることがなんとなくわかっていました。すべてがdouble型で計算すれば理想通りになるのですが、固定小数点のlong long型などを使うとわずかな誤差(100万分の10程度)が出てきてしまいます。

FPGAの中でのビット数をいろいろ変えて試してみました。

まず、SIN/COSが16bit、信号が16bit、積算が32bitの場合です。途中で符号などが被るのでトータルの演算結果は62bitになります。

10mV振幅の信号を入れて位相を変えていったところ、14μV程度の変動が見られました。ロックインアンプの前にLPFを入れるかどうかで結果が変わるかどうか見て見ましたが、LPFを入れたほうが若干悪い結果となりました。

測定された位相の誤差を見ると、誤差は約0.08度であることがわかります。

 

次にSIN/COSを24bitにした場合です。トータルの演算精度は70bitになります。LPFの有無による違いはありませんでしたが、最大と最小で約10uVの誤差が出ています。

 

SIN/COSを32bit信号を16bitにして、トータルで78bitの演算精度の場合。少し傾向は変わったのですが、6uVくらいの変動があります。

 

ロックインアンプで使うSIN/COSの精度を16bit→32bitに増やしたのに結果が14uV→6uVにしか変わらなかったと言えます。

 

今回の検証で使ったボードのADCは12bit精度ですが、このADCビット数を高めたらどうなるでしょう?

そこで、ADCの精度は12bitですが、CICフィルタでビット数を増やしたらどうなるかを試してみました。

結果は、

 

FPGAの設計の問題なのかもしれませんが、驚くべきことに、全く差がありませんでした。

 

CICフィルタなどのLPFを使ってADCのビット数を増やしたとしても、所詮は足し算と引き算で見かけ上のビット数を増やしているに過ぎないので、ロックインアンプのように長時間積分する系の演算では同じ結果になるということなのかもしれません。

 

 

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2022.04.30

ディジタルロックインアンプに必要な計算精度

FPGAでロックインアンプを作っているのですが、同じ振幅でも位相を変えていくと、計算される振幅が10uVくらい変わるという現象が起きています。

問題を簡単にするために、C言語で同じ処理を書いてCPUで実行してみることにしました。

const int PERIOD = 1280;
const int MAXITER = 1000;
const double A = 1;
for (double phase = 0; phase < 360; phase += 1)
{
double sum_sin = 0;
double sum_cos = 0; // ①
for (int iter = 0; iter < MAXITER; iter++)
{
for (int p = 0; p < PERIOD; p++)
{
double sig = (A * sin(((double)p / PERIOD + phase / 360) * 2 * PI)) * 32768; // ②
double S = sin((double)p / PERIOD * 2 * PI) * 32768;
double C = cos((double)p / PERIOD * 2 * PI) * 32768; // ③
sum_sin += ((long long)S * sig / 32768);
sum_cos += ((long long)C * sig / 32768);
}
}
double X = sum_sin / 32768. / PERIOD / MAXITER * 2;
double Y = sum_cos / 32768. / PERIOD / MAXITER * 2;
printf("%f\t", phase);
printf("%f\t", (sqrt(X * X + Y * Y) - A) * 1000);
}

上のプログラムは正弦波と正弦波を掛け合わせて、一周期(PERIOD)の間積分するという計算をITER回繰り返すものです。それをphase=0~359まで繰り返します。

①②③の行にあるdoubleや、long longという型が結果にどのような影響を出すかを調べます。

 

まず、すべてがdouble型で計算した場合の結果です。見た感じでは、誤差はほぼゼロです。

拡大すると演算の誤差は概ね10-9レベルであることがわかります。

 

次に③の部分をlongにした場合。つまり、SIN、COSを固定小数点32bit型にした場合です。

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-20uVの誤差が出ていますが、周期的構造は見当たりません。

 

次に②のsigをlong型にした場合。周期的な構造が見えてきました。

 

①のsum用の変数をlong longにした場合。

 

逆に、①のsumはlong long型だけれども、SIN、COSとsigをdoubleにした場合。

やはり、周期的な誤差が出てきます。

 

①と③、つまりsumとSIN,COSはdoubleで、sigはlongの場合。

様子が変わってきますが、より細かい周期のギザギザとなります。

 

最後は①②③のすべてをlong longにした場合ですが、32768倍ではなく2147483648倍して、32bitの固定小数点として計算してみます。すると、

ほぼ、ゼロでした。

つまり、固定小数点で演算するとしても32bit×32bit=64bitくらいの精度で計算すれば誤差は出てこないと思われます。

 

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«ロックインアンプの演算結果を波形として描画